Detalhes arquitetônicos da nova geração de processadores Diamond Rapids "Xeon" da Intel estão começando a emergir. As informações do patch do kernel indicam uma mudança significativa em relação à arquitetura anterior, onde os controladores de computação e memória eram altamente integrados. Agora, estes foram divididos em dois módulos de chip distintos, cada um com funções específicas: o CBB (Core Building Block), focado na computação, e o IMH (Integrated I/O and Memory Hub), que gerencia os controles de I/O e memória.

Esta divisão arquitetônica revela uma direção estratégica clara. Ao contrário do Granite Rapids, que mantém o IMC dentro do módulo de computação, o Diamond Rapids separa o controlador de memória do CBB e o coloca em um chip IMH independente. Este desacoplamento libera o CBB da responsabilidade de lidar com a memória e a lógica da interface periférica, permitindo que seu projeto se concentre em fatores como contagem de núcleos, frequência e eficiência energética, enquanto o IMH lida com E/S de nível de plataforma, topologia de memória e escalabilidade.

Com base nos detalhes do patch, é provável que o Diamond Rapids seja integrado com até dois chips IMH, operando em paralelo com múltiplos módulos de computação CBB, todos situados em um pacote base unificado. Isso se assemelha ao conceito da Floresta de Clearwater, mas executado em uma escala e complexidade substancialmente maiores. Para a Intel, isso representa um movimento em direção a uma estrutura mais sistematicamente coesa, permitindo a expansão simultânea de contagens de núcleos e largura de banda de E/S, aumentando o número de módulos em vez de intensificar a densidade funcional dentro de um único chip.

Esta modificação estrutural também influencia o mecanismo de descoberta e o projeto de monitoramento de desempenho. O Diamond Rapids mantém a dependência em tabelas de descoberta para enumeração de unidades não-core, embora por meio de uma implementação bifurcada: PMONs relacionados a IMH são enumerados via PCI, enquanto PMONs CBB são acessíveis através de MSR. Cada módulo possui suas próprias tabelas de descoberta, não mais dependendo de um único ponto de entrada global. Esta segmentação adiciona complexidade ao software, mas oferece um desacoplamento de módulos aprimorado, especialmente benéfico em configurações multi-chip e multi-slot, suportando escalabilidade e isolamento superiores.

Além disso, o Diamond Rapids integra novos tipos de PMON que incluem interconexões inter-chip, buffers unificados, caches e sistemas de E/S, estendendo-se ao PCIe Gen6. Em comparação com o Sapphire Rapids, o contador de livre do IIO contará a transição para um modelo baseado em MMIO, aumentando a observabilidade dos comportamentos periféricos e de interconexão. Esses avanços visam priorizar o monitoramento e a otimização em nível de plataforma à medida que os tamanhos do núcleo e as demandas de energia aumentam.

Um dos principais recursos de E/S do Diamond Rapids é o suporte ao PCIe Gen6. Espera-se que este padrão de interface se torne dominante nas futuras plataformas de data center, e o Diamond Rapids, juntamente com os próximos modelos de Veneza, são projetados com essa interconexão em mente. A largura de banda aprimorada por canal vai acomodar aceleradores mais densos, redes expandidas e capacidades de armazenamento aumentadas, mas requer uma atenção meticulosa ao pacote, integridade do sinal e gerenciamento de energia — ressaltando a importância autônoma do IMH.

Atualmente, informações detalhadas sobre a escala de computação são escassas. No entanto, confirmou-se que Diamond Rapids empregará o processo 18A e o Panther Cove P-Core. Rumores sugerem que a contagem de núcleos pode chegar a 192, com alguns especulando até 256 núcleos. Espera-se que a plataforma faça uso do soquete LGA 9324 com um TDP máximo de 650W e suporte a configurações multiplexadas. Essas especificações indicam que o Diamond Rapids é adaptado para as demandas extremas do data center, enfatizando a escalabilidade em toda a plataforma sobre o controle de um único chip.

A transformação fundamental no Diamond Rapids não está em seus parâmetros específicos, mas na redefinição de limites modulares. Ao separar claramente as funcionalidades de computação, memória e E/S, a Intel está forjando um caminho arquitetônico para acomodar imensas capacidades de núcleo, requisitos de energia extraordinários e padrões de interconexão de próxima geração. O teste final será se essa arquitetura justifica seus custos de complexidade, uma questão que será respondida à medida que a plataforma correlacionada e os ecossistemas de software evoluem.