A AMD está se preparando para introduzir um aprimoramento significativo para sua próxima geração de processadores Zen 6 através de uma inovadora tecnologia de interconexão D2D (Die-to-Die, chip-to-chip). Curiosamente, os elementos fundamentais desta evolução já foram integrados na Strix Halo APU. Nos últimos anos, a AMD avançou suas inovações em nível de processo e arquitetura, mas a abordagem de interconexão entre os CCDs e os chips de E/S permaneceu praticamente inalterada desde a era Zen 2. A introdução vista em Strix Halo sinaliza uma grande evolução antecipada para o Zen 6.

Os processadores Ryzen existentes dependem do módulo SERDES PHY localizado na borda do CCD. SERDES (Serializer/Deserializer) funciona para traduzir sinais paralelos dentro do CCD em um rápido bitstream serial para transporte através do substrato orgânico, antes de ser deserializado no lado receptor. Embora viável para embalagens convencionais, este método naturalmente incorre em consumo de energia e latência adicionais: o processo de serialização exige codificação, equalização e recuperação de relógio, com a deserialização revertendo esses processos, tornando a operação energeticamente intensiva e demorada. Com a inclusão de NPUs e outras unidades heterogêneas, o canal SERDES tradicional já não é suficiente para os requisitos atuais de largura de banda e latência.

A metodologia do Strix Halo diverge da tradição. Ele utiliza o InFO-oS (Integrated Fan-Out on Substrate) da TSMC, juntamente com as tecnologias de Redistribution Layer (RDL), para facilitar a comunicação direta chip-to-chip através de linhas paralelas compactas e densas. No nível da embalagem, o InFO-oS permite a adição de camadas adicionais de fiação entre o silício e o substrato orgânico, enquanto o RDL ajuda na redistribuição do sinal nessas camadas de fiação. Isso permite uma interconexão direta entre o chip CCD e SoC através de portas paralelas expansivas, ignorando a dependência do módulo SERDES. Evidências visuais da estrutura "fan-out" já podem ser discernidas em fotomicrografias de chip do Strix Halo: um arranjo organizado de áreas de micro-pad que suplantam os circuitos SERDES expansivos.

As vantagens desta estratégia são palpáveis. O consumo de energia diminui acentuadamente e a latência melhora à medida que a necessidade de conversões serial-para-paralelo é obviada. O barramento paralelo oferece uma maior largura de banda instantânea e facilita mais portas de interconexão dentro da CPU, aumentando assim as capacidades de comunicação. Para as APUs, isso significa trocas de dados mais suaves entre GPUs, NPUs e CPUs, suportando insights de IA e tarefas gráficas de alta largura de banda. Para os próximos CPUs Zen 6, ele promete uma eficiência aprimorada em interconexões multi-CCD, particularmente em contextos de servidor e HPC expansivos.

Naturalmente, a embalagem com ventilador não está sem obstáculos, dada a alta complexidade de design dos RDLs presentes, o que envolve o empilhamento e priorização de várias camadas de fiação. Ao mesmo tempo, equilibrar o rendimento e o custo da embalagem é crucial, especialmente em ambientes de produção em massa onde a consistência é uma preocupação fundamental. No entanto, considerando a utilização bem estabelecida do processo da série InFO da TSMC em SoCs móveis de alta qualidade, a decisão da AMD de implementá-lo dentro de plataformas de PC e servidor parece ser mais sobre design e validação do que simplesmente uma questão técnica.

Estrategicamente, este desenvolvimento sublinha os passos contínuos da AMD em direção a uma arquitetura baseada em die, com o Zen 6 definido para ser pioneiro na interconexão paralela D2D totalmente integrada. Este avanço não só refinará a potência e o desempenho, mas também estabelecerá as bases para a integração de unidades mais heterogêneas no futuro, com o Strix Halo fornecendo um vislumbre do que está por vir. O Strix Halo serviu como uma "prévia" da nova interconexão em APUs, refletindo parte do "DNA" presente no Zen 6. À medida que nos aproximamos do lançamento oficial, este detalhe é antecipado para ser um ponto fundamental na narrativa promocional da arquitetura Zen 6.

Em conclusão, o recurso da AMD a tecnologias avançadas de embalagem e interconexão marca um passo fundamental para superar as limitações das abordagens tradicionais. Refinar as comunicações entre chips é tão crucial quanto os avanços de processo focados na redução do tamanho do transistor. A transformação evidente no Strix Halo anuncia uma nova dimensão em interconexões multichip para os futuros Zen 6, elevando as expectativas para a competitividade da AMD nos domínios da computação de alto desempenho e da IA.