AMDは、革新的なD2D（ダイツーダイ、チップツーチップ）相互接続技術を使って、次世代のZen 6プロセッサを大幅に強化する準備を進めています。興味深いことに、この進化の基本的な要素は既にStrix Halo APUに統合されています。近年、AMDはプロセスとアーキテクチャレベルのイノベーションを進めてきましたが、CCDとI/Oチップ間の相互接続アプローチはZen 2時代以来ほとんど変わっていません。Strix Haloの導入は、Zen 6への大きな進化の期待を高めています。

既存のRyzenプロセッサは、CCDの端に位置するSERDES PHYモジュールに依存しています。SERDES（Serializer/Deserializer）は、CCD内の並列信号を高速シリアルビットストリームに変換し、受信側でデシリアライズされる前に有機基板を介して転送する能力を持ちます。従来のパッケージングでは実行可能ですが、この方法は自然に消費電力とレイテンシを増加させます。シリアライゼーションの過程には符号化、等化、クロック回復が必要で、デシリアライゼーションではこれらのプロセスを逆に行い、エネルギー集約的で時間がかかります。NPUやその他のヘテロジェニアスユニットが含まれているため、従来のSERDESチャネルは現在の帯域幅とレイテンシの要求に対応しきれません。

Strix Haloの考え方は、従来の手法から逸脱しています。TSMCのInFO—oS（基板上の統合ファンアウト）と再分配層技術を活用し、コンパクトで密度の高い並列線を介した直接チップ間通信を容易にします。パッケージレベルでは、InFO—oSはシリコンと有機基板の間にさらに配線層を追加し、RDLはこれらの配線層への信号の再分配を助けます。これにより、CCDとSoCチップ間で拡張パラレルポートを介した直接的な相互接続が可能になり、SERDESモジュールへの依存を回避できます。「ファンアウト」構造の視覚的証拠は、Strix Haloのチップ写真顕微鏡ですでに確認できます。

この戦略の利点は明らかです。複雑なシリアル/パラレル変換の必要性がなくなり、消費電力が著しく低下し、レイテンシーが改善されます。パラレルバスは、即時の帯域幅を増加させ、CPU内の相互接続ポートを増やすため、通信機能を向上させます。APUでは、GPU、NPU、CPU間のスムーズなデータ交換を実現し、AIインサイトと高帯域幅のグラフィックタスクをサポートします。今後のZen 6 CPUでは、マルチCCD相互接続が効率化され、特に拡張サーバーおよびHPCコンテキストでの効果が期待されます。

勿論、複数の配線層の積み重ねと優先順位付けを含む設計の複雑さが伴うので、ファンアウトパッケージングには課題がないわけではありません。また、包装歩留まりとコストのバランスが非常に重要です。特に、一貫性が重要となる大量生産環境では極めて重要です。それにもかかわらず、TSMCがハイエンドモバイルSoCでInFOシリーズのプロセスを十分に活用していることを考慮すると、AMDがPCやサーバープラットフォームでの実装を決定したのは、技術的な実現可能性以上に設計と検証の観点からのものと考えられます。

戦略的には、この開発はAMDのダイベースのアーキテクチャにおける継続的な進歩を強調し、Zen 6は完全に統合されたD2D並列相互接続のパイオニアとなります。この進歩は、パワーとパフォーマンスの両方を洗練するのみならず、Strix Haloが未来を垣間見ることを提供する、より異種ユニットを統合するための基盤を築きます。Strix Haloは、Zen 6に存在する「DNA」の一部を反映して、APU上の新しい相互接続の「プレビュー」として機能しました。公式発表が近づくにつれ、この詳細はZen 6アーキテクチャのプロモーションナレーションの重要なポイントになると予想されます。

結論として、AMDの先進的なパッケージングおよび相互接続技術の活用は、従来のアプローチの限界を克服するための重要なステップです。チップ間通信の洗練は、トランジスタサイズの縮小に焦点を合わせたプロセスの進歩と同様に重要です。Strix Haloで示された変革は、将来のZen 6のマルチチップ相互接続の新しい次元を示し、高性能コンピューティングとAI分野におけるAMDの競争力に対する期待を高めます。