Recentemente, Intel ha eseguito un confronto diretto tra la sua tecnologia di packaging Embedded Multi-die Interconnect Bridge (EMIB) e l'approccio di packaging 2.5D di TSMC. Nelle sue presentazioni di design, Intel ha costantemente presentato EMIB come una soluzione di packaging più fondata sulla realtà ingegneristica, specialmente quando il numero di chip, la densità di interconnessione e i rendimenti di produzione aumentano simultaneamente.

EMIB non è una tecnologia nuova; è stata implementata su diverse generazioni di prodotti Intel negli ultimi anni, come Ponte Vecchio, Sapphire Rapids, Granite Rapids, Sierra Forest e il prossimo Clearwater Forest. Ciò è significativo perché il vero punto di svolta per la tecnologia di packaging non risiede nel laboratorio, ma nelle generazioni successive di prodotti prodotti in serie. Fin dall'inizio, EMIB non è stato presentato come un 'alternativa completa alla tecnologia dell'interposer', ma piuttosto come una soluzione mirata ad assicurare un'interconnettività più densa con un uso minimo di silicio.

Al contrario, il metodo di packaging 2.5D di TSMC si basa su un interposer completo in silicio per ampie interconnessioni tra i chip attraverso i Through-Silicon Vias (TSV). Nonostante offra semplificazioni iniziali, questa architettura ha dei chiari svantaggi: l'interposer non esegue compiti computazionali ma occupa risorse di silicio di alta qualità. Con l'aumento delle dimensioni e del numero di chip, la superficie dell'interposer cresce rapidamente, incrementando sia i costi che la complessità di progettazione e la pressione sul rendimento.

Intel ha più volte sottolineato questo problema durante le sue presentazioni. Per i chip che richiedono una vasta integrazione eterogenea, il collo di bottiglia spesso non è rappresentato dalle unità di calcolo, ma dalla superficie di silicio destinata alle interconnessioni. "Più grande è l'interposer, più TSV sono necessari e più ridotta è la finestra di processo, influenzando alla fine la produttività e l'efficienza dei costi. Questo limita anche la dimensione fisica massima dei pacchetti 2.5D, poiché la flessibilità di progettazione diminuisce al raggiungimento dei limiti di maschera o substrato.

La strategia EMIB si discosta notevolmente da questo. Anziché utilizzare un interposer completo in silicio, incorpora piccoli ponti in silicio direttamente all'interno del substrato del pacchetto, garantendo accesso ad alta velocità "da costa a costa" solo dove sono necessarie interconnessioni ad alta densità. Questi ponti sono progettati esclusivamente per scopi di routing e sono dimensionati per l'implementazione su richiesta. Questa scelta architettonica libera il layout del chip dall'essere confinato dalla forma di un blocco interposer, consentendo una combinazione più flessibile di chip logici multipli, acceleratori e stack HBM.

In termini di implementazione, EMIB ha generato diversi derivati. EMIB 2.5D si concentra su interconnessioni ad alta densità tra logica e HBM, mentre EMIB-M integra la capacità MIM all'interno del ponte per migliorare l'integrità dell'alimentazione. Nel frattempo, EMIB-T introduce TSV per supportare percorsi di segnalazione e potenza più complessi. Dal 2017, queste strutture di ponti sono in produzione di massa, sostenute da una catena di fornitura e un processo di assemblaggio maturo.

Inoltre, EMIB 3.5D è utilizzato in combinazione con Foveros 3D stacking per consolidare più strati di chip eterogenei in un unico pacchetto. I SoC Intel Data Center GPU della serie Max sono un esempio di questa integrazione: comprendono oltre 100 miliardi di transistor in 47 unità active die e cinque nodi di processo, la complessità del pacchetto risultante supera di gran lunga quella che il tradizionale 2.5D può ospitare. A questa scala, i rischi di costo e rendimento associati a un grande interposer sono esaltati, evidenziando i vantaggi delle interconnessioni bridge.

Intel ha riassunto tre vantaggi principali: miglioramenti del rendimento all'interno delle dimensioni standard dell'imballaggio, aree identificabili per il controllo dei costi e processi di progettazione semplificati - concetti basati sulle disparità sopra discusse. Più piccolo è il ponte, minore è l'impatto di potenziali guasti; evitare i costi del "silicio di interconnessione puro" comporta naturalmente una riduzione delle spese per i materiali; e il riutilizzo modulare dei collegamenti di interconnessione permette un processo di progettazione e verifica gestibile.

Queste illustrazioni dei metodi di packaging trasmettono chiaramente le ambizioni più ampie di Intel. Con il progresso delle iniziative della fonderia, in particolare l'apertura dei nodi 18A e 14A a clienti esterni, le capacità di packaging superano il supporto interno diventando criteri decisivi per l'accettazione di contratti di alto livello. Tecnologie come EMIB-T e Foveros sono state evidenziate per dimostrare la capacità di "integrazione back-end" di Intel allineata alle competenze ingegneristiche sui nodi di processo. Poiché il packaging avanzato funge sempre più da moltiplicatore di prestazioni piuttosto che da processo complementare, la maturità dell'approccio di Intel influenzerà direttamente la sua capacità di spostare l'equilibrio di influenza tradizionalmente dominato da TSMC, affermando così un maggiore controllo nel settore.