AMD si prepara a introdurre un significativo miglioramento per i processori di prossima generazione Zen 6 attraverso una tecnologia rivoluzionaria di interconnessione D2D (Die-to-Die, chip-to-chip). È interessante notare che gli elementi fondamentali di questa evoluzione sono già stati integrati nell'APU Strix Halo. Negli ultimi anni, AMD ha fatto avanzare le sue innovazioni a livello di processo e architettura, ma l'approccio di interconnessione tra i CCD e i chip I/O è rimasto in gran parte invariato dall'era Zen 2. L'introduzione vista in Strix Halo segnala una grande evoluzione anticipata per Zen 6.

I processori Ryzen attuali si basano sul modulo SERDES PHY situato al bordo del CCD. SERDES (Serializer/Deserializer) funziona per tradurre i segnali paralleli all'interno del CCD in un bitstream seriale veloce per il trasporto attraverso il substrato organico, prima di essere deserializzato sul lato ricevente. Sebbene sia praticabile per l'imballaggio convenzionale, questo metodo comporta naturalmente ulteriori consumi di energia e latenza: il processo di serializzazione richiede codifica, equalizzazione e recupero di clock, con la deserializzazione che inverte questi processi, rendendo l'operazione ad alta intensità energetica e dispendiosa di tempo. Con l'inclusione di NPU e altre unità eterogenee, il canale SERDES tradizionale non è più sufficiente per l'attuale larghezza di banda e requisiti di latenza.

La metodologia di Strix Halo diverge dalle tradizioni. Utilizza le tecnologie InFO-oS (Integrated Fan-Out on Substrate) di TSMC insieme alle tecnologie RDL (Redistribution Layer) per facilitare la comunicazione diretta chip-to-chip attraverso linee parallele compatte e dense. A livello di packaging, InFO-oS consente l'aggiunta di ulteriori strati di cablaggio tra il silicio e il substrato organico, mentre RDL aiuta nella ridistribuzione del segnale in questi strati di cablaggio. Ciò consente l'interconnessione diretta tra il chip CCD e SoC tramite porte parallele espansive, ignorando la dipendenza dal modulo SERDES. Le prove visive della struttura "fan-out" possono già essere discernite nei fotomicrografi del chip di Strix Halo: una disposizione organizzata di aree di micro-pad che sostituiscono i circuiti SERDES espansivi.

I vantaggi di questa strategia sono evidenti. Il consumo energetico diminuisce notevolmente e la latenza migliora, poiché viene eliminata la necessità di complesse conversioni seriale-parallele. Il bus parallelo offre una maggiore larghezza di banda istantanea e facilita più porte di interconnessione all'interno della CPU, aumentando così le capacità di comunicazione. Per le APU, ciò significa scambi di dati più fluidi tra GPU, NPU e CPU, supportando le informazioni di intelligenza artificiale e le attività grafiche ad alta larghezza di banda. Per le prossime CPU Zen 6, promette una maggiore efficienza nelle interconnessioni multi-CCD, in particolare nei contesti server e HPC espansivi.

Naturalmente, l'imballaggio fan-out non è privo di ostacoli, data l'elevata complessità di progettazione dei RDL presenti, che comporta l'impilazione e la priorità di più strati di cablaggio. Allo stesso tempo, l'equilibrio tra rendimento e costo dell'imballaggio è fondamentale, specialmente in ambienti di produzione di massa dove la coerenza è una preoccupazione fondamentale. Tuttavia, considerando l'utilizzo consolidato di TSMC del processo della serie InFO nei SoC mobili di fascia alta, la decisione di AMD di implementarlo all'interno di piattaforme PC e server sembra essere più di progettazione e convalida che di realizzabilità tecnica.

Strategicamente, questo sviluppo sottolinea i continui passi avanti di AMD verso un'architettura basata su die, con Zen 6 destinato a fare da pioniere nell'interconnessione parallela D2D completamente integrata. Questo miglioramento non solo migliora la potenza e le prestazioni, ma pone anche le basi per l'integrazione di unità più eterogenee in linea, con Strix Halo che offre uno sguardo nel futuro. Strix Halo ha servito come "anteprima" della nuova interconnessione sulle APU, riflettendo parte del "DNA" presente in Zen 6. Mentre ci avviciniamo alla presentazione ufficiale, questo dettaglio è previsto per essere un punto chiave nella narrativa promozionale dell'architettura Zen 6.

In conclusione, il ricorso di AMD alle tecnologie avanzate di packaging e interconnessione segna un passo fondamentale per superare i limiti degli approcci tradizionali. Il raffinamento delle comunicazioni inter-chip è fondamentale quanto i progressi nei processi focalizzati sulla riduzione delle dimensioni dei transistor. La trasformazione evidente in Strix Halo annuncia una nuova dimensione nell'interconnessione multichip per i futuri Zen 6, elevando le aspettative per la posizione competitiva di AMD nei campi del computing ad alte prestazioni e dell'intelligenza artificiale.