AMD si prepara a svelare i suoi processori EPYC di sesta generazione, soprannominati "Venice", nel 2026. Questi processori all'avanguardia sfrutteranno le innovative architetture core Zen 6 e Zen 6C di AMD, prodotte utilizzando la tecnologia di processo 2nm di TSMC. Si prevede che questi progressi apportino miglioramenti significativi nel numero di core, nella capacità della cache e nell'efficienza energetica, per soddisfare una vasta gamma di applicazioni nel cloud computing, nell'intelligenza artificiale e nelle soluzioni enterprise.

La serie Venice offrirà due architetture distinte: il tradizionale Zen 6 e il più denso Zen 6C. I core Zen 6 sono progettati per soddisfare esigenze di elevate prestazioni, enfatizzando la potenza e la frequenza a thread singolo, mentre Zen 6C è ottimizzato per attività multicore ad alta intensità di thread. Il modello di punta dovrebbe vantare 256 core Zen 6C e 512 thread, segnando un aumento del 33% nel numero di core rispetto al massimo di 192 core Zen 5C della precedente generazione EPYC Torino. Invece, la versione standard Zen 6 sarà dotata di fino a 96 core e 192 thread, in linea con il modello Zen 5 di Torino, ma con prestazioni e efficienza notevolmente migliorate grazie alla nuova architettura e al processo avanzato.

Costruito come modulo multi-chip (MCM), il processore ospiterà fino a otto chip di calcolo (CCD), ciascuno integrando 12 core Zen 6 o più core Zen 6C. Ogni CCD disporrà di un impressionante 128 MB di cache di livello 3 (L3), raddoppiando il massimo di 64 MB per CCD visto a Torino, per un totale di 1024 MB di cache. Questa architettura migliora le velocità di accesso alla memoria, particolarmente utile per carichi di lavoro sensibili alla memoria come la gestione dei database e l'inferenza di apprendimento automatico. I core Zen 6C sono dotati di circa 2 MB di cache L3 per core, ottimizzando l'efficienza cache per applicazioni intense, mentre i core Zen 6 offrono tassi di cache single-core più elevati per supportare frequenze elevate e complessi compiti di calcolo.

La serie Venice supporterà le nuove piattaforme socket SP7 e SP8. SP7 si rivolge ai server dual-socket di fascia alta, ospitando fino a 256 core Zen 6C con una potenza di design termico (TDP) fino a 600 W, un aumento del 50% rispetto ai 400 W di Torino, riflettendo l'aumento della densità di core e le esigenze di prestazioni. Nel frattempo, SP8 è progettato per server singoli e entry-level con un massimo di 128 core Zen 6C e un TDP che varia dai 350 ai 400 W, bilanciando le prestazioni con l'efficienza energetica. La piattaforma SP7 supporterà la memoria DDR5 a 16 canali, mentre la SP8 supporterà la memoria a 12 canali, garantendo accesso alla memoria ad alta larghezza di banda per soddisfare vari requisiti del data center. Inoltre, Venice supporterà PCIe 5.0 e CXL 2.0 per migliorare le prestazioni di I/O e la scalabilità della memoria.

Il processo a 2 nm (N2) di TSMC con tecnologia NanoSheet offre un'efficienza energetica superiore, aumentando le prestazioni di circa il 15% o riducendo il consumo energetico del 25% rispetto al processo a 3 nm. In combinazione con l'architettura Zen 6, questo processo migliora la velocità di istruzione per clock (IPC) del processore di circa il 10-15% per i carichi di lavoro aziendali e cloud, con potenziali maggiori guadagni nelle attività di high-performance computing (HPC) e AI, grazie a ottimizzazioni mirate. Inoltre, il processo a 2 nm migliora la densità del transistor, consentendo maggiore integrazione del core e dimensioni di matrice più piccole, riducendo così i costi di produzione.

I processori Venice copriranno un'ampia gamma di configurazioni da 8 core a 256 core, soddisfacendo diverse esigenze che vanno dall'edge computing ai data center hyperscale. La gamma EPYC 9006 (Zen 6C) offre 256 core e 512 thread specificamente progettati per la virtualizzazione, la containerizzazione e la formazione di intelligenza artificiale. I modelli di livello medio possono offrire 64 o 96 core ottimizzati per database e applicazioni enterprise, mentre i modelli entry-level sono progettati per sistemi di telecomunicazione e embedded. AMD continuerà a utilizzare l'architettura di interconnessione Infinity Fabric per garantire comunicazioni a bassa latenza e larghezza di banda tra chip e processori, migliorando la scalabilità del sistema.

Rispetto al suo predecessore, Venezia pone una maggiore attenzione sulla modularità e sulla flessibilità architettonica. Mentre il layout 8 CCD è una riduzione rispetto al massimo di Torino di 16 CCD, ciò si traduce in un aumento delle prestazioni grazie all'aumento della capacità di cache e al design del core ottimizzato. AMD potrebbe anche introdurre un nuovo predittore di ramificazione e un meccanismo di prefetching delle istruzioni per ridurre ulteriormente la latenza e migliorare l'efficienza di esecuzione per carichi di lavoro complessi. Inoltre, il processore manterrà il supporto completo per il set di istruzioni AVX-512, migliorando le capacità di intelligenza artificiale e calcolo scientifico.

Dal suo lancio nel 2017, la linea EPYC di AMD ha aumentato la sua quota di mercato dal 2% nel 2018 a un impressionante 34% nel 2024, trainata da un alto numero di core, basso consumo energetico e vantaggi in termini di costi. Il rilascio di Venice dovrebbe consolidare ulteriormente il posizionamento competitivo di AMD nel mercato dei server rispetto alla linea Intel Xeon. Intel dovrebbe introdurre processori Diamond Rapids basati sull'architettura Panther Cove-X quest'anno, con potenzialmente fino a 200 core, ma i progressi di AMD nella tecnologia di processo e nella capacità della cache potrebbero fornirle un vantaggio in termini di efficienza energetica e prestazioni multi-thread.

Attualmente, Venezia sta avanzando nel flusso produttivo ed entra nella fase di convalida della produzione. La collaborazione di AMD con TSMC è cruciale per garantire una produzione stabile del processo a 2 nm, con i primi chip in produzione presso lo stabilimento TSMC Fab 21 in Arizona. Nei prossimi mesi, AMD potrebbe rivelare ulteriori specifiche SKU e metriche di prestazioni per fornire ai clienti dei data center un percorso di aggiornamento delineato. Il lancio di Venice non solo riflette l'innovazione continua di AMD nel calcolo ad alte prestazioni, ma mira anche a spingere i data center verso una maggiore efficienza e densità di calcolo.