C'est actuellement une année sabbatique pour les nouveaux produits, mais l'effervescence en ligne autour du processeur de bureau Nova Lake-S s'intensifie. Cette génération devrait émerger sous le nom de « Core Ultra 400 », avec une sortie attendue à la fin de cette année ou au début de l'année prochaine. Le marché du bricolage a critiqué les performances de jeu d'Arrow Lake, en particulier en notant les problèmes de latence et de structure de cache. Les principales transformations du Nova Lake semblent répondre directement à ces préoccupations.

Des rapports récents introduisent une conception appelée bLLC (big Last Level Cache). Contrairement au V-Cache 3D d'AMD, le bLLC n'est pas une structure empilée mais plutôt directement intégrée dans la tuile de calcul. HXL (@9550pro) propose une comparaison simple : une cellule de calcul standard occupe environ 110 millimètres carrés, tandis que la version bLLC s'étend à environ 150 millimètres carrés, ce qui indique une augmentation significative attribuable à l'array extensif de cache.

Les caractéristiques physiques des caches L3 nécessitent cette expansion de la zone, car la SRAM est intrinsèquement coûteuse en espace. Les caches à haute capacité augmentent directement aussi bien le nombre de transistors que la surface du silicium. Contrairement aux solutions empilées, l'intégration planaire signifie que le cache et le noyau partagent le même nœud de processus et la même couche de câblage, posant de nouvelles considérations pour la densité thermique et l'intégrité du signal.À 110 mm2, une tuile de calcul n'est pas particulièrement petite ; l'échelle jusqu'à 150 mm2 rend une seule tuile de calcul comparable à un SoC mobile Tiger Lake entier.

Cette augmentation de la superficie a plus d'impact que de coût. Les tuiles plus grosses diminuent la probabilité de produire une seule puce. Malgré les progrès de la densité des défauts de processus, la surface reste un facteur de risque crucial. Si les versions bLLC dominent les modèles haut de gamme, l'utilisation des plaquettes et les coûts d'emballage pourraient augmenter considérablement. Nova Lake utilise Foveros Advanced pour l'emballage multi-tile, en empilant des tuiles SoC, des unités d'E/S et des unités GPU Xe3P sur des unités de calcul. Même à 150 mm2, les carreaux de calcul ne sont qu'une partie de l'équation.

La direction d'expansion du cache n'est pas singulière. Les rumeurs suggèrent que Nova Lake pourrait partager 4 Mo de cache L2 pour chaque paire P-core, tandis que le Zen 6 d'AMD devrait augmenter le L2 mono-core à 2 Mo. Les deux stratégies visent à étendre les caches L2, ce qui soulage une certaine pression d'accès, bien que les charges de jeu soient plus sensibles à la capacité et à la latence des caches de dernier niveau. En élargissant le L3 par trois à quatre fois, Intel échange essentiellement la surface du silicium pour une amélioration de la latence.

En revanche, l'unité de calcul Zen 6 d'AMD couvre environ 76 millimètres carrés, avec un nombre de cœurs plus élevé associé à une densité de processus accrue (puces N2 nm de TSMC). La configuration d'Intel, avec huit cœurs P et plusieurs clusters E-core, correspond aux dimensions logiques d'un Zen 6 à 12 cœurs, mais occupe beaucoup plus d'espace physique. Le ratio de quatre E-cores à un P-cœur met en évidence la grande taille de Nova Lake par défaut à un seul carreau.

La plus grande taille se traduit par des disparités de coûts. Pour les consommateurs, la taille de la puce n'est pas importante ; pour les fabricants, elle influence le coût de production, le prix des produits et les délais de disponibilité. Si la mesure de 150 mm2 pour la version bLLC est exacte, la position de bureau de Nova Lake se penchera vers la catégorie de prix premium, à moins qu'Intel ne réalise des percées significatives dans le rendement ou les nœuds de processus.

La requête fondamentale pour Nova Lake n'est pas simplement de créer un cache plus grand, mais de savoir si l'échelle du cache peut compenser les inconvénients de latence sous les charges de jeu actuelles. L'expansion de L3 augmente les taux de succès sans modifier la longueur du chemin d'accès. L'intégration planaire contourne la résistance thermique de l'empilement mais manque les avantages de la bande passante de la structure 3D. Les données réelles sont attendues pour confirmer ces résultats.