AMD s'apprête à introduire une amélioration significative pour sa prochaine génération de processeurs Zen 6 grâce à une technologie d'interconnexion révolutionnaire D2D (Die-to-Die, chip-to-chip). Fait intéressant, les éléments fondamentaux de cette évolution ont déjà été intégrés dans l'APU Strix Halo. Ces dernières années, AMD a fait progresser ses innovations au niveau du processus et de l'architecture, mais l'approche d'interconnexion entre les CCD et les puces d'E/S est restée en grande partie inchangée depuis l'ère Zen 2. L'évolution visible dans Strix Halo signale un changement majeur attendu avec Zen 6.

Les processeurs Ryzen existants s'appuient sur le module SERDES PHY situé à la périphérie du CCD. Le SERDES (Serializer/Deserializer) traduit les signaux parallèles au sein du CCD en un flux de bits série rapide pour le transport à travers le substrat organique, avant d'être désérialisé à l'extrémité réceptrice. Bien que viable pour l'emballage conventionnel, cette méthode entraîne une consommation d'énergie et une latence supplémentaires : le processus de sérialisation nécessite un codage, une égalisation et une récupération d'horloge, la désérialisation inversant ces processus, rendant l'opération coûteuse en énergie et chronophage. Avec l'inclusion de NPU et d'autres unités hétérogènes, le canal SERDES traditionnel ne suffit plus pour répondre aux exigences actuelles en termes de bande passante et de latence.

La méthodologie de Strix Halo rompt avec la tradition. Elle utilise les technologies InFO-oS (Integrated Fan-Out on Substrate) de TSMC ainsi que les technologies de couche de redistribution (RDL) pour faciliter la communication directe puce à puce via des lignes parallèles denses et compactes. Au niveau de l'emballage, l'InFO-oS permet l'ajout de couches de câblage supplémentaires entre le silicium et le substrat organique, tandis que le RDL aide à la redistribution du signal dans ces couches de câblage. Cela permet une interconnexion directe entre le CCD et la puce SoC via de vastes ports parallèles, en évitant la dépendance au module SERDES. Des preuves visuelles de la structure "fan-out" peuvent déjà être discernées dans les photomicrographes de puce de Strix Halo : une organisation soignée de zones de micro-pad remplace ainsi les circuits SERDES expansifs.

Les avantages de cette stratégie sont tangibles. La consommation d'énergie diminue considérablement et la latence s'améliore car le besoin de conversions série-parallèle complexes est éliminé. Le bus parallèle offre une bande passante instantanée plus importante et permet plus de ports d'interconnexion au sein du processeur, augmentant ainsi les capacités de communication. Pour les APU, cela signifie des échanges de données plus fluides entre GPU, NPU et CPU, prenant en charge les idées d'IA et les tâches graphiques à haute bande passante. Pour les futurs processeurs Zen 6, cela promet une efficacité accrue dans les interconnexions multi-CCD, particulièrement dans les contextes de serveurs et de HPC.

Naturellement, l'emballage ventilateur comporte des obstacles, en raison de la grande complexité de conception des RDL qui implique l'empilement et la hiérarchisation de plusieurs couches de câblage. Parallèlement, équilibrer le rendement et le coût de l'emballage est crucial, surtout dans les milieux de production de masse où la cohérence est primordiale. Néanmoins, étant donné l'utilisation bien établie par TSMC du processus de la série InFO dans les SoC mobiles haut de gamme, la décision d'AMD de l'appliquer au sein des plateformes PC et serveurs semble relever davantage d'une question de conception et de validation que de faisabilité technique.

Stratégiquement, ce développement souligne les progrès continus d'AMD vers une architecture de type matrice, avec Zen 6 prêt à pionnier de l'interconnexion parallèle D2D entièrement intégrée. Cette avancée améliore non seulement l'efficacité énergétique et les performances, mais jette également les bases pour intégrer des unités plus hétérogènes dans la gamme, Strix Halo offrant un aperçu de cet avenir. Strix Halo a servi de "prévisualisation" de la nouvelle interconnexion sur les APU, reflétant une partie de l'"ADN" présent dans Zen 6. Alors que nous approchons de l'annonce officielle, ce détail devrait être un point clé dans la promotion de l'architecture Zen 6.

En conclusion, le recours d'AMD aux technologies avancées d'emballage et d'interconnexion marque une étape cruciale pour surmonter les limites des approches traditionnelles. Le raffinement des communications inter-puces est aussi crucial que les progrès de processus axés sur la réduction de la taille des transistors. La transformation évidente dans Strix Halo annonce une nouvelle ère dans les interconnexions à puces multiples pour les futurs Zen 6, augmentant les attentes vis-à-vis de la position concurrentielle d'AMD dans les domaines de l'informatique haute performance et de l'IA.