Los detalles arquitectónicos de los procesadores Diamond Rapids "Xeon" de próxima generación de Intel están comenzando a salir a la luz. La información del núcleo indica un cambio significativo con respecto a la arquitectura anterior, donde los controladores de computación y memoria estaban altamente integrados. Ahora, estos se han dividido en dos módulos de chip distintos, cada uno con funciones específicas: el CBB (Core Building Block) centrado en la computación y el IMH (Integrated I/O and Memory Hub) que gestiona los controles de entrada/salida y memoria.

Esta división arquitectónica representa una clara estrategia. A diferencia de Granite Rapids, que mantiene el IMC dentro del módulo de computación, Diamond Rapids separa el controlador de memoria del CBB y lo coloca en un chip IMH independiente. Este desacoplamiento libera al CBB de la carga de manejar la memoria y la interfaz periférica, permitiendo que su diseño se centre en aspectos como el número de núcleos, la frecuencia y la eficiencia energética, mientras que el IMH se encarga de la entrada/salida a nivel de plataforma, la topología de memoria y la escalabilidad.

Según los detalles del núcleo, es probable que Diamond Rapids se integre con hasta dos chips IMH, que operan en paralelo con múltiples módulos de computación CBB, todos reunidos en un paquete base unificado. Esto se asemeja al concepto de Clearwater Forest, pero ejecutado a una escala y complejidad significativamente mayores. Para Intel, esto significa un avance hacia una estructura más cohesiva y sistemática, permitiendo la expansión del número de núcleos y el ancho de banda de entrada/salida al aumentar el número de módulos en lugar de incrementar la densidad funcional dentro de un solo chip.

Este cambio estructural también influye en el mecanismo de descubrimiento y el diseño de monitoreo del rendimiento. Diamond Rapids sigue dependiendo de tablas de descubrimiento para la enumeración de unidades no centrales, aunque a través de una implementación dividida: los PMON relacionados con IMH se enumeran a través de PCI, mientras que los PMON de CBB son accesibles mediante MSR. Cada módulo tiene sus propias tablas de descubrimiento, ya no dependiendo de un punto de entrada global único. Esta segmentación añade complejidad al software, pero ofrece una mejor separación de los módulos, especialmente útil en configuraciones de múltiples chips y múltiples ranuras, apoyando una escalabilidad y aislamiento superiores.

Además, Diamond Rapids incorpora nuevos tipos de PMON incluyendo interconexiones entre chips, buffers unificados, cachés y sistemas de I/O que se extienden hasta PCIe Gen6. Comparado con Sapphire Rapids, los contadores de ejecución libre del IIO pasan a un modelo basado en MMIO, mejorando la observabilidad de los comportamientos periféricos e interconectados. Estos avances buscan priorizar el monitoreo y la optimización a nivel de plataforma a medida que crecen los tamaños de núcleos y las demandas de potencia.

Una característica destacada de entrada/salida en Diamond Rapids es su soporte para PCIe Gen6. Se espera que este estándar de interfaz se convierta en dominante en las futuras plataformas de centros de datos, y Diamond Rapids, junto con los próximos modelos de Venecia, están diseñados considerando esta interconexión. El ancho de banda mejorado por canal permitirá acomodar aceleradores más densos, redes expandidas y capacidades de almacenamiento aumentadas. Sin embargo, esto requiere una atención meticulosa al embalaje, la integridad de la señal y la gestión de la energía, destacando la importancia independiente del IMH.

Actualmente, hay poca información detallada sobre la escala de computación. Sin embargo, se ha confirmado que Diamond Rapids empleará el proceso 18A y el núcleos P-Core Panther Cove. Los rumores sugieren que el número de núcleos podría llegar a 192, con algunas especulaciones hasta 256 núcleos. Se espera que la plataforma utilice el conector LGA 9324, con un TDP máximo de 650W y soporte para configuraciones multiplexadas. Estas especificaciones indican que Diamond Rapids está diseñado para las demandas extremas de los centros de datos, poniendo énfasis en la escalabilidad de toda la plataforma más que en el control de un solo chip.

La transformación fundamental en Diamond Rapids no reside en sus parámetros específicos, sino en su redefinición de límites modulares. Al separar claramente las funciones de computación, memoria y entrada/salida, Intel está trazando un camino arquitectónico para acomodar inmensas capacidades de núcleos, requisitos extraordinarios de potencia y estándares de interconexión de próxima generación. La prueba final será si esta arquitectura justifica sus costos de complejidad, una pregunta que se responderá a medida que evolucionen las plataformas y los ecosistemas de software relacionados.