AMD se está posicionando para una notable evolución en su próxima generación de procesadores Zen 6 mediante la introducción de una innovadora tecnología de interconexión D2D (de Die a Die, o de chip a chip). Es interesante notar que los elementos clave de esta evolución ya han sido incorporados en el Strix Halo APU. En los últimos años, AMD ha logrado avances en sus innovaciones a nivel de proceso y arquitectura, pero el enfoque de interconexión entre los CCD y los chips de E/S ha permanecido en gran medida sin cambios desde la era Zen 2. La introducción observada en Strix Halo indica una gran evolución prevista para Zen 6.

Los procesadores Ryzen actuales se basan en el módulo SERDES PHY ubicado en el borde del CCD. El SERDES (Serializer/Deserializer) tiene como función traducir las señales paralelas dentro del CCD en un flujo de bits en serie rápido para su transporte a través del sustrato orgánico, antes de ser deserializado en el extremo receptor. Aunque es viable para el empaquetado convencional, este método incurre naturalmente en un consumo de energía y latencia adicionales: el proceso de serialización requiere codificación, ecualización y recuperación de reloj, con la deserialización que invierte estos procesos, lo que hace que la operación consuma tiempo y energía. Con la inclusión de NPUs y otras unidades heterogéneas, el canal SERDES tradicional ya no es suficiente para los requisitos de ancho de banda y latencia actuales.

La metodología empleada en Strix Halo se desvía de la tradición. Utiliza la tecnología InFO-oS (Integrated Fan-Out on Substrate) de TSMC junto con las tecnologías de Redistribution Layer (RDL) para facilitar la comunicación directa de chip a chip a través de líneas compactas y densas paralelas. A nivel de empaquetado, InFO-oS permite la adición de capas adicionales de cableado entre el silicio y el sustrato orgánico, mientras que RDL ayuda en la redistribución de la señal en estas capas de cableado. Esto posibilita la interconexión directa entre el chip CCD y SoC a través de puertos paralelos expansivos, sin depender del módulo SERDES. La evidencia visual de la estructura de "fan-out" ya puede discernirse en las fotomicrografías de chips de Strix Halo: una disposición organizada de áreas de micro pads que suplantan los circuitos SERDES expansivos.

Las ventajas de esta estrategia son palpables. El consumo de energía disminuye notablemente y la latencia mejora, ya que se elimina la necesidad de complejas conversiones de serie a paralelo. El bus paralelo ofrece mayor ancho de banda instantáneo y facilita más puertos de interconexión dentro de la CPU, incrementando así las capacidades de comunicación. Para las APU, esto significa intercambios de datos más fluidos entre GPUs, NPUs y CPUs, y facilita tareas gráficas y de inteligencia artificial de alto ancho de banda. Para las próximas CPUs Zen 6, promete una mayor eficiencia en las interconexiones multi-CCD, particularmente en contextos de servidores y computación de alto rendimiento (HPC) expansivos.

Naturalmente, el empaquetado con ventilador no está exento de desafíos, dada la alta complejidad de diseño que presentan los RDL, lo cual implica el apilamiento y la priorización de múltiples capas de cableado. Al mismo tiempo, equilibrar el rendimiento y el costo del empaque es crucial, especialmente en entornos de producción masiva donde la consistencia es una preocupación fundamental. Sin embargo, considerando la utilización bien establecida de TSMC del proceso de la serie InFO en SoCs móviles de alta gama, la decisión de AMD de implementarlo dentro de las plataformas de PC y servidores parece centrarse más en el diseño y validación que en la viabilidad técnica.

Estratégicamente, este desarrollo subraya los continuos avances de AMD hacia una arquitectura basada en matrices, con Zen 6 establecida para ser pionera en la interconexión paralela D2D totalmente integrada. Este avance no solo mejora la eficiencia energética y el rendimiento, sino que también sienta las bases para integrar unidades más heterogéneas en la línea, con Strix Halo proporcionando una visión del futuro. Strix Halo ha servido como una "vista previa" de la nueva interconexión en APU, reflejando parte del "ADN" presente en Zen 6. A medida que nos acercamos a la presentación oficial, se anticipa que este detalle será un punto clave en la narrativa promocional de la arquitectura Zen 6.

En conclusión, el recurso de AMD a tecnologías avanzadas de empaquetado e interconexión marca un paso fundamental en la superación de las limitaciones de los enfoques tradicionales. Refinar las comunicaciones entre chips es tan crucial como los avances de proceso centrados en reducir el tamaño del transistor. La transformación evidente en Strix Halo anuncia una nueva dimensión en las interconexiones multichip para los futuros Zen 6, elevando las expectativas para la postura competitiva de AMD en los reinos de la computación de alto rendimiento y la inteligencia artificial.