AMD se prepara para el lanzamiento de sus procesadores EPYC de sexta generación, llamados "Venice", que se presentarán en 2026. Estos innovadores procesadores incorporarán las avanzadas arquitecturas de núcleo Zen 6 y Zen 6C de AMD, fabricadas con la tecnología de proceso de 2 nm de última generación de TSMC. Con estos adelantos, se anticipan mejoras significativas en el número de núcleos, la capacidad de caché y la eficiencia energética, satisfaciendo una amplia variedad de aplicaciones en computación en la nube, inteligencia artificial y soluciones empresariales.

La serie Venice ofrecerá dos arquitecturas principales: Zen 6 estándar y el más denso Zen 6C. Los núcleos Zen 6 están diseñados para cumplir con altas exigencias de rendimiento, enfatizando el rendimiento y la frecuencia de un solo hilo, mientras que el Zen 6C está optimizado para tareas multicore intensivas. El modelo insignia contará con 256 núcleos Zen 6C junto con 512 hilos, lo que representa un incremento del 33% en el número de núcleos respecto a los 192 núcleos Zen 5C de la generación anterior EPYC Turin. Por otra parte, la versión estándar Zen 6 incluirá hasta 96 núcleos y 192 hilos, manteniéndose en línea con el modelo Zen 5 de Turín, pero ofreciendo un rendimiento y una eficiencia considerablemente mejorados gracias a la nueva arquitectura y proceso.

Construido como un módulo multichip (MCM), el procesador albergará hasta ocho chips de computación (CCD), cada uno integrando 12 o más núcleos Zen 6C. Cada CCD está equipado con una impresionante caché L3 de 128 MB, duplicando los 64 MB máximos por CCD vistos en Turín, para un total de 1024 MB de caché. Esta arquitectura mejora las velocidades de acceso a la memoria, beneficiando especialmente las cargas de trabajo sensibles a la memoria como la gestión de bases de datos y la inferencia de aprendizaje automático. Los núcleos Zen 6C cuentan con aproximadamente 2 MB de caché L3 por núcleo, optimizando la eficiencia de la caché para aplicaciones demandantes, mientras que los núcleos Zen 6 ofrecen mayores ratios de caché por núcleo para soportar altas frecuencias y tareas computacionales complejas.

La serie Venice soportará nuevas plataformas de socket SP7 y SP8. El socket SP7 está pensado para servidores de alto rendimiento con doble socket, pudiendo albergar hasta 256 núcleos Zen 6C con un TDP de hasta 600W, un aumento del 50% en comparación con los 400W de Turín, reflejando las necesidades de mayor densidad y rendimiento de los núcleos. Mientras tanto, el SP8 está diseñado para servidores individuales y de nivel de entrada con un máximo de 128 núcleos Zen 6C y un TDP que va de 350 a 400W, equilibrando rendimiento con eficiencia energética. La plataforma SP7 ofrecerá soporte para memoria DDR5 de 16 canales, mientras que el SP8 soportará memoria de 12 canales, garantizando un acceso a memoria de alto ancho de banda para satisfacer diversas necesidades de centro de datos. Además, Venice está configurado para soportar PCIe 5.0 y CXL 2.0 para mejorar el rendimiento de E/S y la escalabilidad de la memoria.

El proceso de fabricación de 2 nm de TSMC, que emplea tecnología NanoSheet, ofrece una notable eficiencia energética, incrementando el rendimiento en aproximadamente un 15% o reduciendo el consumo energético en un 25% en comparación con el proceso de 3 nm. Combinado con la arquitectura Zen 6, este proceso aumenta la velocidad de las instrucciones por ciclo (IPC) del procesador en un 10-15% para cargas de trabajo empresariales y en la nube, con mayores mejoras potenciales en tareas de computación de alto rendimiento (HPC) e IA, dependiendo de las optimizaciones. Además, el proceso de 2 nm mejora la densidad de transistores, permitiendo una mayor integración de núcleos y tamaños de matrices más compactos, lo que a su vez reduce los costos de producción.

Los procesadores Venice abarcarán una variedad de configuraciones desde 8 núcleos hasta 256 núcleos, satisfaciendo desde necesidades de computación de borde hasta requerimientos de centros de datos de hiperescala. El modelo insignia EPYC 9006 (Zen 6C) con 256 núcleos y 512 hilos está diseñado para virtualización, contenerización y entrenamiento de IA; los modelos de gama media pueden ofrecer 64 o 96 núcleos, optimizados para bases de datos y aplicaciones empresariales; y los modelos básicos se destinan a sistemas de telecomunicaciones e integrados. Además, se espera que AMD continúe utilizando la arquitectura de interconexión de Infinidad Fábrica para asegurar una comunicación de alto ancho de banda y baja latencia entre chips y procesadores, mejorando la escalabilidad de los sistemas multiplexados.

En comparación con su predecesor, Venice pone mayor énfasis en la modularidad y flexibilidad arquitectónica. Aunque el diseño de 8 CCD supone una reducción del máximo de 16 CCD de Turín, esto resulta en un aumento del rendimiento gracias a la mayor capacidad de caché y diseños de núcleos optimizados. AMD también podría introducir un nuevo predictor de rama y mecanismo de prefetch de instrucciones para minimizar la latencia y mejorar la eficiencia de ejecución en cargas de trabajo complejas. Además, el procesador mantendrá un soporte integral para el conjunto de instrucciones AVX-512, mejorando las capacidades en IA y computación científica.

Desde su origen en 2017, la línea EPYC de AMD ha incrementado su participación de mercado desde un 2% en 2018 a un impresionante 34% en 2024, impulsada por un alto conteo de núcleos, bajo consumo energético y ventajas en costos. Se espera que el lanzamiento de Venice consolide aún más la posición competitiva de AMD en el mercado de servidores frente a la línea Xeon de Intel. Aunque se anticipa que Intel lancerá los procesadores Diamond Rapids basados ​​en la arquitectura Panther Cove-X, con hasta 200 núcleos este año, los avances de AMD en tecnología de proceso y capacidad de caché podrían proporcionar una ventaja en eficiencia energética y rendimiento multi-hilo.

Actualmente, Venice está en la fase de validación de producción. La colaboración de AMD con TSMC es crucial para garantizar una producción estable de volumen del proceso de 2 nm, con los primeros chips programados para producción en la fábrica de Fab 21 de TSMC en Arizona. En los próximos meses, AMD podrá revelar especificaciones adicionales de SKU y métricas de rendimiento para proporcionar a los clientes de centros de datos una hoja de ruta clara para actualizaciones. El lanzamiento de Venice no solo refleja la continua innovación de AMD en computación de alto rendimiento, sino que también pretende impulsar los centros de datos hacia una mayor eficiencia y densidad computacional.