Architekturdetails der nächsten Generation von Intel Diamond Rapids „Xeon" Prozessoren beginnen zu entdecken.

Die neuesten Informationen aus dem Kernel-Patch offenbaren signifikante Veränderungen gegenüber der Vorgängerarchitektur, bei der Recheneinheiten und Speicher-Controller hoch integriert waren. Nun wurden diese in zwei separate Chip-Module unterteilt, die jeweils spezifische Funktionen übernehmen: Der Kernbaustein (CBB) konzentriert sich auf die Berechnung, während der integrierte I/O- und Speicher-Hub (IMH) die Ein-/Ausgabe- und Speichersteuerungen verwaltet.

Diese architektonische Trennung zeigt eine klare strategische Neuausrichtung. Im Gegensatz zu Granite Rapids, das den Speicher-Controller im Rechenmodul integriert lässt, platziert Diamond Rapids diesen in einem eigenständigen IMH-Chip. Diese Entkopplung befreit das CBB von der Verantwortung für die Handhabung von Speicher- und peripherer Schnittstellenlogik, wodurch sich das Design auf Kernzahl, Frequenz und Energieeffizienz konzentrieren kann, während der IMH sich um Plattform-Ebene-I/O, Speichertopologie und Skalierbarkeit kümmert.

Auf Grundlage der Patch-Details wird Diamond Rapids voraussichtlich mit bis zu zwei IMH-Chips ausgestattet sein, die parallel mit mehreren CBB-Rechenmodulen arbeiten, alle innerhalb eines Basispakets. Dies ähnelt dem Clearwater Forest-Konzept, wird jedoch in einem erheblich größeren Maßstab und mit höherer Komplexität umgesetzt. Für Intel bedeutet dies einen Schritt hin zu einer systematisch kohärenten Struktur, die die gleichzeitige Erhöhung der Kernzahlen und der I/O-Bandbreite ermöglicht, indem die Anzahl der Module erhöht wird, anstatt die Funktionsdichte innerhalb eines einzelnen Chips zu steigern.

Diese strukturelle Änderung beeinflusst auch den Entdeckungsmechanismus und das Leistungsüberwachungsdesign. Diamond Rapids setzt weiterhin auf Entdeckungstabellen für die Aufzählung von Nicht-Kerneinheiten, jedoch durch eine geteilte Implementierung: IMH-bezogene PMONs werden über PCI aufgezählt, während CBB-PMONs über MSR zugänglich sind. Jedes Modul verfügt über eigene Entdeckungstabellen, die nicht mehr von einem einzigen globalen Einstiegspunkt abhängen. Diese Segmentierung erhöht die Komplexität der Software, bietet jedoch eine verbesserte Modulentkopplung, die insbesondere bei Multi-Chip- und Multi-Slot-Setups von Vorteil ist und überlegene Skalierbarkeit und Isolierung unterstützt.

Darüber hinaus integriert Diamond Rapids neue PMON-Typen, die Inter-Chip-Verbindungen, einheitliche Puffer, Caches und I/O-Systeme bis hin zu PCIe Gen6 umfassen. Im Vergleich zu Sapphire Rapids bietet der IIO Free-Run-Zähler den Übergang zu einem MMIO-basierten Modell, was die Beobachtbarkeit von Peripherie- und Interconnect-Verhalten verbessert. Diese Entwicklungen zielen darauf ab, die Überwachung und Optimierung auf Plattformebene angesichts wachsender Kernzahlen und Leistungsanforderungen zu priorisieren.

Ein signifikantes I/O-Feature von Diamond Rapids ist die Unterstützung von PCIe Gen6. Dieser Schnittstellenstandard wird voraussichtlich in zukünftigen Rechenzentrumsplattformen dominieren. Diamond Rapids und die kommenden Venice-Modelle sind konzipiert, um diese Interconnection zu unterstützen. Die erhöhte Bandbreite pro Kanal ermöglicht dichtere Beschleuniger, erweiterte Netzwerke und größere Speicherkapazitäten, erfordert jedoch sorgfältige Aufmerksamkeit auf Verpackung, Signalintegrität und Strommanagement, was die eigenständige Bedeutung des IMH unterstreicht.

Derzeit sind genaue Informationen über die Skalierbarkeit des Rechners begrenzt. Es steht jedoch fest, dass Diamond Rapids auf dem 18A-Prozess und dem Panther Cove P-Core aufbauen wird. Gerüchten zufolge könnten die Kernzahlen bis zu 192 erreichen, mit einigen Spekulationen über bis zu 256 Kerne. Die Plattform wird voraussichtlich den LGA 9324-Sockel nutzen, der eine maximale TDP von 650 W und die Unterstützung von Multiplex-Konfigurationen bietet. Solche Spezifikationen zeigen, dass Diamond Rapids für anspruchsvollste Rechenzentrumsanforderungen maßgeschneidert ist und die Plattformweite Skalierbarkeit gegenüber der Single-Chip-Steuerung betont.

Die entscheidende Neuerung in Diamond Rapids liegt nicht in den spezifischen Parametern, sondern in der Neudefinition der modularen Grenzen. Durch die deutliche Trennung von Rechen- und Speicher- sowie I/O-Funktionen leitet Intel einen Architekturpfad ein, der immense Kernkapazitäten, außergewöhnlichen Leistungsanforderungen und Interconnect-Standards der nächsten Generation gerecht wird. Der ultimative Test wird sein, ob diese Architektur ihre Komplexitätskosten rechtfertigt, eine Frage, die durch die Entwicklung der korrespondierenden Plattform- und Softwareökosysteme beantwortet werden soll.