Kürzlich führte Intel einen direkten Vergleich zwischen seiner Embedded Multi-die Interconnect Bridge (EMIB) - Verpackungstechnologie und dem 2.5D-Verpackungspfad von TSMC durch. In den Design-Demonstrationen von Intel wurde EMIB wiederholt als eine Verpackungslösung vorgestellt, die stärker an der technischen Realität ausgerichtet ist, insbesondere wenn die Anzahl der Chips, die Interconnection-Dichte und die Produktionserträge gleichzeitig zunehmen.

EMIB ist keine neuartige Technologie; in den letzten Jahren wurde sie in mehreren Generationen von eigenen Intel-Produkten implementiert, wie Ponte Vecchio, Sapphire Rapids, Granite Rapids, Sierra Forest und dem bald in Massenproduktion erhältlichen Clearwater Forest. Das ist bedeutend, denn der eigentliche Wendepunkt für die Verpackungstechnik liegt nicht im Labor, sondern in den aufeinanderfolgenden Seriengenerationen. EMIB wurde von Anfang an nicht als „vollständige Zwischenschicht-Alternative" positioniert, sondern als eine Lösung, die darauf abzielt, die dichteste Interkonnektivität mit minimalem Siliziumverbrauch zu erreichen.

Im Gegensatz dazu setzt die verbreitete 2.5D-Verpackungsmethode von TSMC auf einen kompletten Siliziuminterposer, um groß angelegte Verbindungen zwischen Chips über Through-Silicon Vias (TSVs) zu erstellen. Trotz der Vereinfachungen, die diese Architektur anfangs bot, entstanden sie eindeutig mit Kosten: der Interposer führt keine Rechenaufgaben aus, sondern beansprucht wertvolle Siliziumressourcen. Mit zunehmender Größe und Anzahl von Chips wächst die Fläche des Interposers rasch, was gleichzeitig die Kosten, die Komplexität des Designs und den Druck auf die Ausbeute erhöht.

Intel hat dieses Problem in seinen Demonstrationen wiederholt hervorgehoben. Bei Chips, die eine umfangreiche heterogene Integration erfordern, entsteht der Engpass häufig nicht aus den Recheneinheiten, sondern aus der für die Interconnections zugewiesenen "Silizium-Fläche". Je größer der Interposer, desto mehr TSVs werden benötigt, und desto enger wird das Prozessfenster, was sich letztendlich auf die Fertigungsfähigkeit und die Kosteneffizienz auswirkt. Dieser Aspekt setzt auch eine realistische Obergrenze für die physikalischen Abmessungen von 2.5D-Paketen, da die Designflexibilität abnimmt, wenn die Grenzen der Maske oder des Substrates erreicht werden.

Die EMIB-Strategie unterscheidet sich deutlich davon. Anstatt einen vollständigen Silizium-Interposer einzuführen, werden kleine Siliziumbrücken direkt in das Paket-Substrat eingebettet, wodurch ein "Küste-zu - Küste" - Hochgeschwindigkeitszugang nur dort gewährleistet wird, wo Hochdichte-Verbindungen erforderlich sind. Diese Brücken sind ausschließlich für Routing-Zwecke konzipiert und für den On-Demand-Einsatz ausgelegt. Diese Architekturwahl befreit das Chip-Layout von der Form eines Interposer-Blocks und ermöglicht eine flexiblere Kombination mehrerer Logikchips, Beschleuniger und HBM-Stacks.

Im Hinblick auf die Umsetzung hat EMIB zu mehreren Derivaten geführt. EMIB 2.5D konzentriert sich auf Hochdichte-Interconnections zwischen Logic-to- Logic und Logic-to-HBM, während EMIB-M MIM-Kapazität in die Brücke integriert, um die Versorgungsintegrität zu verbessern. EMIB-T führt TSVs ein, um komplexere Signalisierungs- und Leistungswege zu unterstützen. Seit 2017 werden diese Brückenstrukturen in Massenproduktion produziert, unterstützt durch eine ausgereifte Lieferkette und einen Montageprozess.

Darüber hinaus wird EMIB 3.5D in Tandem mit Foveros 3D-Stacking verwendet, um mehrere Schichten heterogener Chips in einem einzigen Paket zu konsolidieren. Die GPU-SoCs der Intel Data Center Max-Serie sind ein Beispiel für diese Integration: Mit über 100 Milliarden Transistoren in 47 aktiven Die-Einheiten und fünf Prozessknoten übersteigt die resultierende Paketkomplexität weit, was herkömmliche 2.5D aufnehmen kann. Bei dieser Größenordnung verstärken sich die Kosten- und Ertragsrisiken, die mit einer vollen Interposerschicht verbunden sind, schnell, was die Vorteile von Brückenverbindungen unterstreicht.

Intel fasste drei Hauptvorteile zusammen: Ertragsteigerungen innerhalb von Standardverpackungsgrößen, identifizierbare Bereiche für die Kostenkontrolle und vereinfachte Designprozesse - Konzepte, die auf den oben diskutierten strukturellen Unterschieden beruhen. Je kleiner die Brücke ist, desto geringer sind die Auswirkungen von potenziellen Ausfällen; die Vermeidung der Kosten für "reines Verbindungs-Silizium" führt natürlich zu reduzierten Materialkosten; und die modulare Wiederverwendung von Verbindungs-Platzierungen ermöglicht einen überschaubaren Design- und Verifizierungsprozess.

Diese Illustrationen von Verpackungsansätzen vermitteln eindeutig die umfassenderen Ambitionen von Intel. Mit den fortschreitenden Gießerei-Initiativen, insbesondere der Öffnung der 18A- und 14A-Knoten für externe Kunden, übersteigen die Verpackungsfähigkeiten den internen Support und werden zum entscheidenden Kriterium für die Annahme von High-End-Aufträgen. Technologien wie EMIB-T und Foveros wurden in den Mittelpunkt gerückt, um die Fähigkeiten von Intel in Bezug auf die "Backend-Integration" zu präsentieren, die mit den Möglichkeiten der Prozessknoten-Engineering ausgerichtet sind. Da fortschrittliche Verpackungen zunehmend als Performance-Multiplikator und nicht als ergänzender Prozess fungieren, wird die Reife des Ansatzes von Intel direkt beeinflussen, ob es das Einflussgewicht, das traditionell von TSMC dominiert wurde, verändern kann und somit eine größere Kontrolle in der Branche geltend machen kann.