Während die Zen-5-Produktlinie ihren Release-Zyklus in der zweiten Hälfte erreicht, nehmen die Erwartungen an die nächste Generation der Zen-Architektur zu. Jüngste Leaks haben Zen 6 nicht nur in Bezug auf traditionelle Leistungskriterien wie Frequenz und IPC, sondern vor allem durch tiefgreifende architektonische Fortschritte ins Rampenlicht gerückt.

Die veröffentlichten Informationen offenbaren, dass Zen 6 substanzielle Änderungen auf CCD-Ebene einführt. Mit dem TSMC-N2-Prozessknoten beträgt die Fläche eines Zen-6-CCD rund 76 Quadratmillimeter, was den Größen der Vorgängergenerationen Zen 5 (71 mm²) und Zen 4 (72 mm²) ähnelt. Die Zahl der Kerne wurde jedoch von 8 auf 12 erhöht, während der L3-Cache von 32 auf 48 MB erweitert wurde. Dies repräsentiert eine 50%ige Erhöhung sowohl in der Kern- als auch in der Cache-Dichte. Diese Strategie erlaubt AMD eine effektive Verstärkung von Logik und On-Chip-Cache, ohne durch bloße Vergrößerung der Diefläche zu punkten.

Eine retrospektive Betrachtung der CCD-Architekturentwicklung zeigt eine konstante Evolution: Zen 2 nutzte auf 77 mm² den N7-Prozess mit einem modularen 2x4-Kern-Layout und 2x16 MB L3-Cache. Mit Zen 3 wurde dies zu einer einheitlichen 8-Kern-L3-Struktur mit 32 MB auf demselben Prozess, was die Fläche auf ca. 83 mm² erhöhte. Zen 4 verkleinerte mit dem Übergang zu N5 die CCD-Fläche auf etwa 72 mm², wobei die 8-Kern- und 32 MB L3-Konfiguration erhalten blieb. Zen 5 optimierte weiter auf rund 71 mm² auf N4. Im Gegensatz dazu kehrt Zen 6 zu mittleren 70 mm² zurück, führt jedoch eine große interne Umstrukturierung durch. Dies spiegelt einen Paradigmenwechsel von einer Flächenkomprimierung zu einer Erhöhung der effektiven Ressourcen pro Flächeneinheit wider.

Der N2-Prozess ist entscheidend für diese Transformation. Der N2-Knoten von TSMC bringt die NanoSheet-Transistorstruktur in AMD-CPUs ein und bietet im Vergleich zu FinFETs bei gleicher Leistungs- und Spannungsversorgung überlegene Antriebsfähigkeiten und bessere Gate-Steuerung. Dies erleichtert die Integration von Kernen und Caches nebeneinander innerhalb eines CCDs und reduziert die Komplexität von Verdrahtung und Timing. Dies ermöglicht mehr Kerne ohne signifikante Flächenvergrößerung. Der 48 MB L3-Cache profitiert von einer verbesserten Dichte, die in ähnlichen Prozessgrößen zuvor nicht erreichbar war.

Es ist wichtig zu verstehen, dass das Hinzufügen von mehr Kernen nicht einfach nur ein Stapeln ist. Ein 12-Kern-CCD erfordert eine vollständige Neubewertung der Verbindungen zwischen den Kernen, Partitionierung des L3-Caches und der Kommunikation mit IODs, um Latenzzeiten und Kohärenz zu wahren, ohne die Dichte zu beeinträchtigen. Zen 6 verwendet vermutlich verfeinertes Cache-Slicing und eine effizientere Interconnect-Topologie innerhalb des CCDs, um eine niedrige Latenz für Single-Core- und Cross-Core-Interaktionen zu bieten - essenziell für die Erweiterung von 12-Kern-CCDs für Server- sowie Desktopanwendungen.

Die differenzierte Produktstrategie von Zen 6 ist ebenfalls beachtenswert. Der bestätigte EPYC Venice wird den N2-Prozess debutieren, während die kommenden Zen-6-Modelle voraussichtlich auf N2P laufen werden, wobei IOD am N3P-Knoten beibehalten wird. Einige Einstiegsmodelle werden womöglich unter N3P fortgeführt. Dieser Ansatz betont AMDs Strategie, hochmoderne, kosteneffiziente Prozesse für CCDs zu verwenden, während frequenzunempfindliche I/O auf stablen Knoten bleibt, um Produktionskosten und Ertragsrisiken zu managen.

In Bezug auf die Spezifikationen bieten die Zen-6-Desktop-Prozessoren vielversprechende Aussichten. Ein einzelnes 12-Kern-CCD ermöglicht es einem Dual-CCD-Setup natürlich auf 24 Kerne und 48 Threads zu skalieren, ohne die Notwendigkeit für spezialisierte oder Server-Klasse-Setups. Der erweiterte L3-Cache hat signifikante Auswirkungen auf latenzempfindliche Aufgaben und das Gaming und bietet zusätzlich physische Kapazität für zukünftige X3D-Lösungen.

Basierend auf aktuellen Erkenntnissen zeigen die CCD-Modifikationen bei Zen 6 eine kontrollierte Erhöhung der Dichte anstatt ein radikales Stapeln. Die Erhöhung der Kernzahl und des Cachevolumens wird durch strategische Prozess- und Layoutverbesserungen innerhalb eines kompakten Designs erreicht. Diese Philosophie der Designstrategien spiegelt AMDs gemessenen Fortschritt wider und bereitet Zen 6 auf vielseitige Anwendungen über Server, Desktops und mobile Plattformen vor.